展望过去的地平线

保持时间违规不再可以忽略不计的时序签收的一个经常被忽视的原因关键是要确保按预期在录音之前你的设计将执行。对于许多设计,签收和随后的ECO都集中在性能指标和迭代,以满足这一点。一旦性能目标得到满足,则注意传球到保持时间固定,然后,通常情况下,迅速到流片。然而,即使经过广泛的签收分析,硅故障仍时有发生。最关键的和常见的硅倒闭,那些需要硅重制到修复,与保持违反设计。在硅一些路径是只快于签收预测,从而在芯片上抵达正在死亡。

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为什么云计算是复杂的设计成为必要。云计算不再是“下一件大事”;它已成为业务横跨许多行业的主流工具。我们自己的IC设计和EDA的行业,但是,一直在场边密切关注云计算的趋势。我们一直持谨慎态度,并没有拥抱云不亚于其他行业 - 直到现在。今年是什么改变了?是什么在推动设计公司和EDA工具供应商寻找更严重的是为基于云的解决方案?

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对于最新的晶体管设计人员来说,这意味着什么。

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由于测试模式压缩落后,需要新的技术来保证测试时间的检查。由于当半导体器件包含门只有一小撮初期,生产测试世界一直专注于如何检测最短的时间量潜在缺陷的最大数量。这根本目标并没有改变,多年来,在5nm和以后继续。

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对于鳍式场效应晶体管工艺复杂的过程,布局规则对合成过程中所作出的决定有很大的影响。多年来,从主要芯片代工厂之一的新工艺节点的释放将要求您更新合成流的想法是一个非首发。合成所使用的可用时间,面积和功耗模型库,那就是开始和讨论结束。

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对于具有较低的不确定性更精确的静态时序分析,重新考虑时序模型的想法。

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这些都不是你的父亲设计流程

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由于长时间的设计师,ASIC流给我带来惊喜,使他们更好地为我的目标。虽然一个非常复杂的和复杂的过程,在ASIC设计流程的每个部分抽象的复杂性在其下面,最终创造出硅,可以在你的SmartWatch,你的电动车,还是最新的手机最终 - 多么惊人!产品的可靠性和消费者的关注焦点 robustness, which brings me to the topic of power integrity and how to best build robustness into silicon – a very beautiful thing.

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How machine learning can help meet PPA challenges and improve ECO optimization productivity.

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For most of my career in product marketing I’ve been focused on Static Timing Analysis (STA).It was, and still is, an area with a diverse set of topics including graph based analysis and path based analysis, on-chip variation modeling, delay calculation, evolving library models, etc.During those years I always understood that parasitic extraction was a crucial element of STA and more importantly, to the timing models that are required to perform the analysis.Having moved on from STA and into the world of Rs and Cs, I realized that parasitic extraction is without a doubt, one of the most interesting and under-appreciated topics in EDA.

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